產業分析
FOWLP 與 FOPLP 差在哪?解析扇出型封裝的技術優勢、量產瓶頸與成本
FOWLP 與 FOPLP 都屬於扇出型封裝,主要差別在於採用圓形晶圓或矩形面板進行加工。面板化有機會增加單批產出、改善排版效率,但也提高翹曲、晶粒位移與製程均勻性的控制要求。本文從封裝原理、製程能力與成本結構,說明兩種技術的優勢,以及 FOPLP 實現量產效益的關鍵條件。
從晶圓到面板:兩種扇出型封裝的共同基礎 FOWLP(Fan-Out Wafer-Level Packaging,扇出型晶圓級封裝)與 FOPLP(Fan-Out Panel-Level Packaging,扇出型面板級封裝)都利用重佈線層(Redistribution Layer,RDL),將晶片的電性接點向外延伸,讓封裝可以配置超出晶粒面積範圍的接點。[1] 這類架構有助於薄型化、縮短互連路徑,也能支援多晶片整合。這些效益來自扇出型封裝的結構設計,兩種製造平台都能運用。[1] 兩者最直觀的差異是加工單位:FOWLP 採用圓形晶圓規格,FOPLP 則採用矩形面板。以常見的晶粒先置入流程為例,晶粒會先經過切割、重新排列與模封,再製作 RDL。因此,FOWLP 所處理的可以是「重組晶圓」,不能直接理解成在原始矽晶圓上完成所有封裝步驟。[1] FOWLP 與 FOPLP 技術差異一覽
| 比較項目 | FOWLP | FOPLP |
|---|---|---|
| 加工形式 | 圓形重組晶圓 | 矩形重組面板 |
| 尺寸例子 | 直徑 300 mm | 510 × 515 mm、600 × 600 mm;尺寸依平台而異 |
| 排版特性 | 矩形封裝在圓形邊緣會留下無法完整利用的區域 | 矩形排列有機會減少邊緣空間損失 |
| 薄膜形成方式 | 可採用晶圓製程常見的旋轉塗佈 | 可採乾膜貼合、狹縫塗佈等方式,須配合材料與設備 |
| 製程控制重點 | 晶粒位移、翹曲、對位與薄膜均勻性 | 同樣需要控制上述項目,並處理更大範圍的尺寸變化 |
| 細線路能力 | 取決於曝光、材料、金屬化及對位能力 | 同樣取決於整套製程,面板形狀本身不決定線寬 |
| 成本評估重點 | 每批成本、產出、良率與設備利用率 | 批量增加能否抵銷設備、製程時間及良率損失 |
表中為製造平台的概括比較,實際規格仍須依封裝廠提供的製程條件判斷。[2][3][4][5] FOPLP 的主要優勢:放大批次規模與改善排版 面板化帶來的直接機會,是在較大的加工面積上排列更多封裝單元。以 510 × 515 mm 面板與直徑 300 mm 晶圓比較,前者的幾何面積約為後者的 3.7 倍;這是尺寸換算,尚未扣除邊緣保留區、切割道與其他製程限制。[2] 矩形面板也較容易配合矩形封裝排列。當封裝尺寸增加時,如何安排封裝的行列數、控制邊緣損失,會直接影響有效產出。因此,封裝尺寸與面板尺寸需要一起最佳化。[5] 不過,面積增加不代表每小時產出同步增加。曝光時間可能隨加工範圍擴大,晶粒放置等步驟也有逐顆處理的成本,必須檢查整條產線的瓶頸。[2] 面板放大後,製造難度增加在哪裡? FOPLP 的工程挑戰,是讓大面積上不同位置的封裝,都維持足夠一致的製程品質。其中,翹曲、晶粒位移與精細線路製作,是面板級封裝研究持續處理的核心問題。[4] 第一是翹曲與尺寸穩定性。 材料、各層厚度、銅分布與固化條件,都會影響面板變形,需要搭配載具與製程設計控制。[3] 第二是晶粒位移與對位。 晶粒在放置與模封後,位置可能偏離設計值。線路越細,接點與 RDL 的對準要求通常越嚴格,因此需要量測、位移補償與適應性曝光等配套。[3][4] 第三是薄膜與金屬層的均勻性。 從介電層、光阻到銅線路,各層的厚度與圖形品質都需要控制。乾膜是面板製程的一種材料選項,已有供應商推出針對先進封裝 RDL 的乾膜光阻;材料形式的改變,仍須搭配曝光與後續製程驗證。[3][7] 這些問題在 FOWLP 也存在。比較兩種技術時,應檢查特定產品與產線的實測結果,不能僅憑加工尺寸判定良率高低。[2][4] 製程能力會提升嗎?要看線路與架構如何搭配 FOPLP 可以發展高密度互連,但「改成面板」與「線路變細」是兩項不同的工程工作。線寬/線距(L/S)、RDL 層數、對位精度及可靠度,都必須分別確認。[3][4] 例如,力成公布的面板級扇出平台包含 Chip-first 與 Chip-last 等不同架構,其中 Chip-last 平台列出 2/2 μm 的最小 RDL 線寬/線距規格。這反映特定平台的能力,不能套用成所有 FOPLP 的共同規格,也不能直接用來推論所有產品的量產良率。[6] 製程順序也會改變風險配置。先製作 RDL、再接合晶粒的流程,可以先篩選線路品質,降低昂貴晶粒投入不良 RDL 的機會,但後續接合與封裝仍須控制良率。[6] 由此可見,電性與散熱表現需要依互連長度、材料、封裝結構與熱路徑評估;圓形或矩形加工單位,無法單獨決定最終產品效能。這是從封裝設計條件出發的工程判斷。[3] 成本有優勢嗎?關鍵是每顆合格品的完整成本 成本比較應以「每顆合格封裝的總成本」為準,並一致界定是否包含晶粒成本。評估範圍需要納入材料、加工時間、設備、廠務與良率,特別是製程失敗造成的晶粒損失。[5] 一篇 2024 年的成本模型研究,以單層 RDL、6 × 6 mm 封裝為例,在相同良率與工廠參數假設下,估算 515 × 510 mm 與 600 × 600 mm 面板相較 300 mm 晶圓,可分別降低約 42% 與 50% 的單顆封裝成本。作者同時指出,新產線的間接費用可能使實際降本幅度縮小。這些數字屬於特定情境的模型結果,並非通用報價或降本承諾。[2] 良率因此具有很高的經濟權重。增加量測或改善製程雖然可能提高前段投入,若能減少報廢,仍可能降低整體成本。尤其整片面板報廢時,損失可能涉及較多晶粒;但局部缺陷是否造成整片損失,仍取決於缺陷範圍與製程處理方式。[5] 如何判斷哪種平台更適合產品? 依上述技術與成本條件,本文建議從三個問題評估: 1. 能否穩定達到產品規格? 比較相同封裝尺寸、RDL 層數、線寬/線距與可靠度要求下的結果。 2. 能否提高合格品產出? 觀察整條產線每小時的合格品數量,而非只看每片能排多少顆。 3. 能否降低完整單位成本? 納入設備利用率、材料、測試、報廢與晶粒損失,並使用一致的成本範圍。 對已在 FOWLP 上穩定生產的產品,轉向面板需要足以支持設備與認證投入的效益;對批量大、排版效率高且製程條件適合的產品,FOPLP 則提供擴大製造規模的機會。採用哪一種平台,最終應由產品需求與可驗證的量產數據決定。
資料來源與備註
- [1] Fraunhofer IZM,〈Fan-out Wafer- Panel Level Packaging〉。
- https://www.izm.fraunhofer.de/en/abteilungen/system_integrationinterconnectiontechnologies/arbeitsgebiete/fan-out-wafer-level-packaging.html
- [2] Amy Lujan/SavanSys Solutions LLC,〈Panel-level Fan-out: Relationship Between Panel Size and Cost Reduction〉,IMAPS 2024 Symposium,2024。
- https://imapsource.org/article/129618.pdf
- [3] BroadPak,〈Fan-Out and Panel-Level Packaging〉。
- https://www.broadpak.com/fan-out-panel-level-packaging.html
- [4] Fraunhofer IZM,〈Panel Level Packaging Consortium〉。
- https://www.izm.fraunhofer.de/en/institut/netzwerk_weltweit/panel-level-consortium-2-0.html
- [5] Fraunhofer IZM/RealIZM,〈The Advantages of Cost Modelling in Packaging Processes〉,2020 年 8 月 20 日。
- https://blog.izm.fraunhofer.de/the-advantages-of-cost-modelling-in-packaging-processes/
- [6] Powertech Technology Inc.(力成科技),〈Panel Level Fan Out〉。
- https://www.pti.com.tw/en/tech/advancetechnologycategories/panel-level-fan-out
- [7] Asahi Kasei(旭化成),〈Asahi Kasei launches new series of Sunfort™ dry film photoresist as material for back-end processing of advanced semiconductor packaging used in AI servers〉,2025 年 5 月 26 日。
- https://www.asahi-kasei.com/news/2025/e250526
- 資料查閱日期:2026 年 9 月 28 日。