CPO 如何改變下一代 PD 與 TIA 從單通道升速到光電整合

一 PD 與 TIA 在 CPO 中仍然不可或缺

光接收器需要完成兩件事：先把光訊號轉成電流，再把微弱電流轉成後端電路能處理的電壓訊號。

第一件事由光偵測器 PD（photodetector／photodiode）負責；第二件事由跨阻放大器 TIA（transimpedance amplifier）負責。後端再依架構進行等化、資料判決與時脈恢復。[3,4]

CPO 改變的是這些功能與主晶片的距離及整合位置。部分方案省去可插拔模組內的獨立 DSP，但光偵測與電流放大的工作仍然存在；相關電路也不一定繼續以獨立晶片形式出售。NVIDIA 的 CPO 說明就將縮短電氣路徑與移除獨立模組 DSP 列為節能來源。[5]

因此，不能從「CPO 減少零件」直接推論 PD 或 TIA 不再需要。更值得追蹤的是：這些功能由誰設計、在哪個製程完成，又由誰整合成光引擎。

二 先分清模組總速率與光通道速率

總速率相同 不代表接收器世代相同

在相同速率口徑下：

單向總速率＝光通道數 × 每條光通道速率。

例如，1.6T 可以由 8 條 200G 光通道組成，也可以由 4 條 400G 光通道組成。對單顆 PD 與單通道 TIA 而言，後者的速度要求更高；對封裝而言，前者則要容納更多接收通道。

這些是架構示例，涵蓋可插拔模組與 CPO 光引擎，不表示它們具有相同外型、標準或量產進度。NVIDIA 公開的 Spectrum-X Photonics 光引擎使用 16 條發射及 16 條接收通道，每個方向各為 3.2T；MACOM 的 3.2T 晶片組則面向 8 通道的 400G／lane 世代。[1,2]

一般收發模組所稱的 1.6T，通常是每個方向各 1.6T，不應把發射與接收相加後改稱 3.2T。交換晶片、整個封裝、單顆光引擎與單一可插拔模組，也必須各自標明比較層級。

一條光通道 不一定等於一根光纖

平行光學可以用多根光纖分別傳送各通道；波分多工（WDM）則可讓多個波長共用一根光纖。因此，光通道數、波長數與光纖數不能直接互換。

電氣通道數也可能不同於光通道數。Broadcom 的 Taurus BCM83640 是 1.6T、8:4 架構的 DSP，對應 8 條 200G 世代電氣通道與 4 條 400G 世代光通道。PD 接收的是光端訊號，不能拿電氣端的 200G 直接當成 PD 的要求。[6]

Gb/s GBd 與 GHz 是三種不同的數字

MACOM 的 MARP-BP224 標示 224 GBd PAM4，換算為 448 Gb/s 原始位元率，定位於 400G／lane 世代。8 × 448 的原始位元率合計為 3.584 Tb/s，與「3.2T 晶片組」的標稱容量採不同口徑；實際淨負載仍需依介面與編碼定義確認。[2,7]

這也是為什麼看到「200G PD」「1.6T TIA」時，應追問前者是否指每通道，後者是否只是指適用模組。數字大，不代表單通道技術一定更先進。

三 CPO 加速的是哪些改變

如果光通道速率、調變方式、波長、距離與光功率預算相同，接收器不會只因搬到主晶片旁，就突然需要兩倍頻寬。Marvell 明確表示，其 200G／lane TIA 可用於可插拔模組，也能整合進 CPO 光引擎，顯示兩者有技術延續性。[3]

不過，「基本功能延續」不代表只要更換外殼。整合位置改變後，電路與封裝需要一起重新分配性能和功耗。

這些方向可從 Semtech 的 PD–TIA 混合組裝、ST 的 PIC100 TSV 路線圖，以及 NVIDIA 的光電堆疊與共同散熱設計看見。它們也說明，CPO 的核心挑戰跨越元件、電路和製造流程。[1,8,9]

四 下一代 PD 更重視與 TIA 配合的性能

高頻寬必須與接收靈敏度一起看

對高速 PD 而言，縮短載子移動距離、控制接面電容與互連寄生，都有助於改善速度；但器件幾何結構同時影響吸光、耦合與製造容差。實際設計要在頻寬、響應度、暗電流與可靠度之間取得平衡。

其中，響應度表示一定光功率能產生多少光電流，常用 A/W 表示；暗電流則是沒有入射光時仍存在的電流。接收靈敏度是整個接收鏈在指定錯誤率下能辨識的最低光功率，不能只靠其中一個 PD 數字判定。

Albis 的 PD50Y1 為 200G PAM4 用 InGaAs／InP PD，公開每通道 50 GHz 頻寬、1310 nm 下 0.8 A/W 響應度，並用背面整合透鏡改善耦光。MACOM 的 MARP-BP224 則面向 224 GBd PAM4，公開大於 100 GHz 的載子渡越時間限制頻寬。[7,10]

兩者的頻寬定義與量測條件未必相同，不能單憑 50 GHz 與 100 GHz 排名材料優劣。真正需要比較的是配上 TIA、封裝與後端等化後，在目標速率下的功耗和接收表現。

Ge 與 InGaAs 對應不同整合選擇

InGaAs PD 常在 InP 材料體系上製作，可作為獨立晶粒、陣列或載板元件，再與 TIA 組裝。Ge PD 則常透過矽光子製程中的選擇性 Ge 成長，與矽波導等光學功能整合在 PIC（光子積體電路）內。[4,10]

Ge 的吸引力在於能與矽光子平台一起製造和整合，不代表所有性能都必然優於 InGaAs。InGaAs 也能透過異質整合進入光引擎；採用 CPO 並不等於強制改用 Ge。

同樣地，矽光子可插拔模組早已是重要產品方向。ST 的 PIC100 就面向 200G／lane、800G 與 1.6T 可插拔應用，白皮書明確公開整合 Ge PD。[11]

還要分清 Ge PD 與 SiGe TIA：前者的 Ge 是光吸收材料，後者的 SiGe 是電子電路製程的一部分。TIA 使用 SiGe，不能用來證明搭配的 PD 也是 Ge。

五 下一代 TIA 的競爭延伸到封裝介面

PD 到 TIA 的短距離連接成為設計重點

PD 輸出的訊號很微弱，接點、焊線與走線帶來的寄生電容、電感，都會影響頻率響應。單通道速度提高後，PD 與 TIA 的連接本身就是接收器的一部分。

Marvell 的 200G／lane 混合方案，將 PD 直接覆晶到 TIA 輸入端，輸出端則保留焊線。Semtech 的 GN1834D 也採取在關鍵 PD–TIA 介面覆晶、輸出端焊線的 2.5D 組裝方式。[3,8]

這類做法同時適用於高速可插拔產品的演進，不能把所有覆晶技術都視為 CPO 專屬。CPO 進一步提高了光子、電子與封裝共同設計的需求。

線性度 等化與功耗需要重新分配

PAM4 用四個振幅階層表示資料，接收鏈需要保留階層間的差異。TIA 的雜訊、線性度、增益及頻率響應，都會影響後端能否可靠判讀。

在省去模組內獨立 DSP 的架構中，TIA 與主晶片端接收電路的配合更加直接。這不表示所有 CPO 都使用同一種電路，也不表示等化功能完全消失；設計者需要重新決定各功能放在哪裡。[5,12]

MACOM 的新一代四通道 TIA 提供頻寬、輸出振幅、峰化與增益等數位控制，就是接收器朝可調整平台發展的例子。[2]

功耗也必須以相同範圍比較。假設某接收區塊每 bit 消耗 1 pJ，在 1.6 Tb/s 下便相當於 1.6 W；這是單純的算術示例。若一家公布的是 TIA 功耗，另一家公布的是含雷射、驅動器與控制電路的光引擎功耗，兩個 pJ/bit 數字不能直接排名。

六 主要廠商正在推進哪些產品

以下以具體產品或平台區分進度。「可供應元件」「送樣」「展示」與「平台大量生產」代表不同里程碑，不能互相代換。

PD 與接收電子廠商

這張表顯示，元件廠正在從提供單顆零件，走向提供更完整的接收鏈配套。不過，能供應 400G／lane 元件，也不等於所有採用該元件的 CPO 或可插拔產品都已大量出貨。

矽光子平台與光引擎廠商

OpenLight 的 3.2T beta 樣品在原公告中是 2026 年第四季目標，不能只因日期進入第四季，就認定已交付。ST 的 PIC100 平台量產，也不代表其後續 TSV 平台與每個客戶產品都已同步量產。[9,17]

七 上游供應鏈會如何改變

從材料端看，獨立 InGaAs PD 通常涉及化合物基板、磊晶、器件製造與封裝；整合式 Ge PD 則進入矽光子 PIC 製程。兩種路線都還需要接收電子、光耦合、組裝與測試，並不是完全隔離的兩套產業。[4,10,11]

公司層級的公開關係，已能看見這種分工：

GCS 最新年報仍以代號揭露主要供應商，雖然說明對 N 公司增加進貨與光通訊需求有關，卻沒有公開名稱。供應鏈研究可以追到採購集中度與業務關聯，但不能憑代號自行補上公司。[13]

對製造商而言，後續競爭可能更集中於幾項能力：能否提供準確的 PD 模型與封裝設計資料、是否能與 TIA 廠共同調整介面、能否在組裝前篩選良品，以及能否穩定控制多通道光引擎的性能。這是從上述整合案例延伸的產業判讀，不是所有廠商都已完成的能力清單。